业内消息人士传言台积电表示，这家半导体巨头可能会降低 N3 或 3nm 级晶圆厂工艺系列芯片的价格，以增加其他公司的采用率，例如科技巨头 AMD、NVIDIA、联发科和高通。实现这一目标需要一些时间和相当大的风险，但它会打开大门并提供更多在苹果之外采用的机会，苹果是台积电 N3B 技术的最大客户之一。

业内人士透露，台积电正在研究降低3nm制程技术的成本，以争取更多客户，如AMD和NVIDIA

台积电现在面临的困难是新N3技术的制造成本。据 China Renaissance Capital Group 称，N3 在 25 层内使用 EUV(极紫外)光刻，根据配置，EUV 扫描仪的成本可能在 1.5 亿至 2 亿美元之间。而 3nm 技术的代工价格每片晶圆超过 20,000 美元。

AMD 此前曾提到该公司打算将 3nm 工艺用于 Zen 5 微架构，但这最早要到 2024 年下半年才会发生，而 NVIDIA 的目标是在其未来基于 Blackwell 的处理器中使用 N3 技术显卡。台积电 CEO 刘德银表示，3nm 制程的逻辑密度将提升至 60%，而在相同速度下，功耗水平可降低多达 35%。

我们相信有意义的 [N3] 提升将在 2023 年下半年进行，届时优化版本 N3E 将准备就绪。它在 HPC(即 AMD、英特尔)、智能手机(即 QCOM、MTK)和 ASIC(即 MRVL、AVGO、GUC)的主要客户可能会留在 N4/5 并选择 N3E 作为他们的首次 N3 类尝试，在我们的观点。同时，我们认为基准 N3(又名 N3B)的采用将主要限于 Apple 产品。

— Szeho Ng，华兴资本集团分析师

台积电的N3 工艺节点之一 N3E 目前仅在 19 层中使用 EUV 光刻。这降低了制造的开销，因为生产不那么复杂，并且导致成本低于其他工艺节点，例如 N3P、N3S 和 N3X 工艺。由于制造不那么密集，因此降低采购价格的风险也较小。而且，与 N5 工艺技术相比，在 SRAM 单元缩放方面没有明显优势，因此 N3 和 N3B 工艺技术都会增加芯片管芯的尺寸。